ChainCatcher 消息，据 ZDNet Korea 报道，三星电子调整下一代 DRAM 战略，将此前以项目形式开发的 B1b 纳入正式路线图，并命名为首款 10 纳米以下 DRAM D0a。此前 D0a 指垂直晶体管 DRAM，现该产品被单独归类为 D0a-V。此次更名是为加快在通用 DRAM 中导入先进封装。

B1b 将存储单元与周边驱动电路分别在不同晶圆上制造后再键合，采用晶圆对晶圆混合键合，通过铜互连直接连接。目前已商用 DRAM 为 1c，即第 6 代 10 纳米级、线宽约 11 至 12 纳米；下一代 1d 为第 7 代 10 纳米级、线宽约 10 至 11 纳米，被视为事实上最后的 10 纳米级产品，相关线宽属于营销用语而非实际物理尺寸。垂直晶体管可将单元内晶体管垂直布置，把单元面积从 6F² 缩至 4F²，但需应对高深宽比刻蚀和漏电流，开发难度较高。晶圆对晶圆混合键合已在 CMOS 图像传感器和高堆叠 NAND 中量产应用。

三星电子正评估将 B1b 用于第 8 代高带宽内存 HBM5。HBM5 预计约 2029 年量产，目标是较 HBM4E 将运行速度提高 50% 以上。业界估计，基于 B1b 的 D0a DRAM 最快约两年后商用，具体量产投资日程或于明年年中确定。